Приложение Б (справочное). Спецификации декларативных знаний по техническим характеристикам

Приложение Б
(справочное)

Спецификации декларативных знаний по техническим характеристикам

Таблица Б.1 - Перечень ТХ ЭКБ группы: 6 "АрхТХ"

УН ТХ	Наименование ТХ	Тип данных	Значение	Описание (физический смысл ТХ)
6.1	Тип памяти	Список		Характеристика указывает тип (технологию) оперативной памяти, с которой работает интегральная микросхема
			SDRAM	SDRAM (Synchronous Dynamic Random Access Memory) - синхронная динамическая память с произвольным доступом. Предназначена для согласования скорости работы сравнительно медленных устройств, таких, например, как динамическая память с относительно быстрым микропроцессором. Обычно программа использует память какой-либо ограниченной области. Храня нужную информацию в кэш-памяти, программа позволяет избежать циклов ожидания в его работе, которые снижают производительность всей системы. Элементарная ячейка представляется статическими триггерами на биполярных или МДП (металл-дизлектрик-полупроводник) транзисторах. Число состояний триггера равно двум, что позволяет использовать его для хранения двоичной единицы информации. Получив заряд один раз, ячейка такой памяти способна хранить его сколь угодно долго, по крайней мере до тех пор, пока будет питание
			DDR	Память стандарта DDR (Double Data Rate). По сравнению с SDRAM у DDR вдвое увеличенная шина внутри чипа и передача данных осуществляется на вдвое повышенной частоте. В DDR передача информации идет по обоим фронтам тактового сигнала, то есть два раза за такт. Отсюда и берет свое начало аббревиатура DDR - Double Data Rate. С приходом стандарта DDR появились такие понятия, как реальная и эффективная частота памяти. К примеру, многие модули памяти DDR работали на скорости 200 МГц. Эта частота называется реальной. Но из-за того, что передача данных осуществлялась по обоим фронтам тактового сигнала, производители в маркетинговых целях умножали эту цифру на 2 и получали якобы эффективную частоту 400 МГц, которую и указывали в маркировке (в данном случае - DDR-400). В стандарте DDR впервые появился двухканальный режим работы памяти. Использовать его можно было при наличии четного числа модулей памяти в системе. Его суть заключается в создании виртуальной 128-битной шины за счет чередования модулей. В таком случае происходила выборка сразу 256 бит. Такая архитектура, применяемая в DDR SDRAM, называется архитектурой "2n-предвыборки" (2n-prefetch). В этой архитектуре доступ к данным осуществляется "попарно" - каждая одиночная команда чтения данных приводит к отправке по внешней шине данных двух элементов (разрядность которых, как и в SDR SDRAM, равна разрядности внешней шины данных). Аналогично каждая команда записи данных ожидает поступления двух элементов по внешней шине данных. Именно это обстоятельство объясняет, почему величина "длины пакета" (Burst Length, BL) при передаче данных в устройствах DDR SDRAM не может быть меньше 2
			DDR2	Первые модули типа DDR2 появились в продаже во втором квартале 2003 года. В сравнении с DDR оперативная память второго поколения не получила существенных изменений. Если раньше внутренняя шина данных была вдвое больше, чем внешняя, то теперь она стала шире в четыре раза. При этом возросшую производительность чипа стали передавать по внешней шине с удвоенной частотой. Именно частотой, но не удвоенной скоростью передачи. В итоге мы получили, что если у DDR-400 чип работал на реальной частоте 200 МГц, то в случае DDR2-400 он функционировал со скоростью 100 МГц, но с вдвое большей внутренней шиной
			DDR3	При переходе от стандарта DDR2 к DDR3 сохранилась передача данных по обоим концам тактового сигнала, а теоретическая пропускная способность выросла в два раза. Модули DDR3 получили 8-битную предвыборку (у DDR2 она была 4-битной). При этом внутренняя шина стала в восемь раз больше, чем внешняя. Из-за этого в очередной раз при смене поколений памяти увеличились ее тайминги. Номинальное рабочее напряжение для DDR3 было снижено до 1,5 В, что позволило сделать модули более энергоэффективными
			DDR4	Основными преимуществами DDR4 над DDR3 являются: более широкий диапазон тактовых частот и таймингов, низкое энергопотребление и уменьшенная задержка. Оперативная память DDR4 работает гораздо эффективнее, требуя 1,2 В. Преимуществом DDR4 над DDR3 является увеличение максимального лимита памяти, который можно установить на одной материнской плате. В наилучшем возможном сценарии теоретический лимит конфигурации с памятью DDR3 составляет 128 Гб, тогда как верхний предел DDR4 в четыре раза выше и равняется 512 Гб
6.2	Архитектура	Список		Понятие архитектуры микропроцессора включает в себя систему команд, способы адресации, возможность совмещения выполнения команд во времени, наличие дополнительных устройств в составе микропроцессора, принципы и режимы его работы. Выделяют понятия микроархитектуры и макроархитектуры. Микроархитектура микропроцессора - это аппаратная организация и логическая структура микропроцессора, регистры, управляющие схемы, арифметико-логические устройства, запоминающие устройства и связывающие их информационные магистрали. Макроархитектура - это система команд, типы обрабатываемых данных, режимы адресации и принципы работы микропроцессора. В общем случае под архитектурой ЭВМ понимают абстрактное представление машины в терминах основных функциональных модулей, языка ЭВМ, структуры данных [15]
			CISC	CISC (Complete Instruction Set Computer) - микроархитектура с полным набором команд. Архитектура процессоров компании Intel основана на системе команд CISC (Complex Instruction Set Computer) - полной системе команд переменной длины. Команды процессора могут иметь длину от 8 до 108 бит, и процессор должен последовательно декодировать инструкцию после определения ее границ. Первые процессоры для персональных компьютеров были скалярными устройствами (то есть могли в каждый момент времени выполнять только одну команду), конвейерная обработка (то есть одновременное выполнение нескольких команд на разных стадиях конвейера) применялась лишь в больших ЭВМ. Для CISC-процессоров характерно: - сравнительно небольшое число регистров общего назначения; - большое количество машинных команд, некоторые из которых нагружены семантически аналогично операторам высокоуровневых языков программирования и выполняются за много тактов; - большое количество методов адресации; - большое количество форматов команд различной разрядности; - преобладание двухадресного формата команд; - наличие команд обработки типа регистр-память. С точки зрения программиста, все х86-совместимые процессоры являются CISC-процессорами, но на самом деле их современные модели спроектированы на основе RISC-ядра. Выполнение CISC-команд эмулируется аппаратурой процессора путем их преобразования "на лету" в команды RISC-ядра с помощью специального блока декодирования инструкций и микропрограммы-транслятора. Такой подход позволяет повысить эффективность работы при сохранении совместимости, а также позволяет исправлять некоторые ошибки проектирования уже после выпуска чипа в серийное производство
			RISC	RISC (Reduced Instruction Set Computer). Сокращенный набор команд компьютера фиксированной длины, который оптимизирован для суперскалярных (с возможностью выполнения нескольких команд одновременно) конвейерных вычислений. Для RISC-процессоров характерно: - архитектура, отделяющая команды обработки от команд работы с памятью; - эффективная конвейерная обработка; - система команд разрабатывалась таким образом, чтобы выполнение любой команды занимало небольшое количество машинных тактов (предпочтительно один машинный такт); - логика выполнения команд, с целью повышения производительности, ориентировалась на аппаратную, а не на микропрограммную реализацию (чтобы упростить логику декодирования команд, использовались команды фиксированной длины и фиксированного формата); - наличие достаточно большого регистрового файла (в типовых RISC-процессорах реализуются 32 или большее число регистров по сравнению с 8-16 регистрами в CISC-архитектурах), что позволяет большему объему данных храниться в регистрах на процессорном кристалле большее время и упрощает работу компилятора по распределению регистров под переменные; - для обработки, как правило, используются трехадресные команды, что помимо упрощения дешифрации дает возможность сохранять большее число переменных в регистрах без их последующей перезагрузки. Архитектуры процессоров CISC и RISC развивались практически независимо, однако в отдельных модификациях процессоров AMD удалось совместить обе архитектуры. То есть микроядро процессора работает на основе инструкций RISC, а специальный блок интерпретирует команды CISC для обеспечения совместимости с программами для процессоров х86
			MISC	MISC (Minimum instruction set computer) - вычисления с минимальным набором команд. Принцип простоты, изначальный для RISC-процессоров, слишком быстро отошел на задний план. В развитии RISC превзошел многие CISC-процессоры по сложности. Архитектура MISC строится на стековой вычислительной модели с ограниченным числом команд (примерно 20-30 команд)
			VLIW	VLIW (Very long instruction word) - сверхдлинное командное слово. Особенностью VLIW является то, что в каждой команде процессора может содержаться до 23 элементарных операций, которые должны исполняться параллельно. Архитектура процессоров с явно выраженным параллелизмом вычислений, заложенным в систему команд процессора. Ключевым отличием от суперскалярных CISC-процессоров является то, что для них загрузкой исполнительных устройств занимается часть процессора (планировщик), на что отводится достаточно малое время, в то время как загрузкой вычислительных устройств для VLIW-процессора занимается компилятор, на что отводится существенно больше времени (качество загрузки и, соответственно, производительность теоретически должны быть выше). Архитектура процессоров с несколькими вычислительными устройствами характеризуется тем, что одна инструкция процессора содержит несколько операций, которые должны выполняться параллельно. Фактически это "видимое программисту" микропрограммное управление, когда машинный код представляет собой лишь немного свернутый микрокод для непосредственного управления аппаратурой. В процессорах VLIW задача распределения решается во время компиляции и в инструкциях явно указано, какое вычислительное устройство какую команду должно выполнять. VLIVV можно считать логическим продолжением идеологии RISC, расширяющей ее на архитектуры с несколькими вычислительными модулями. Также, как в RISC, в инструкции явно указывается, что именно должен делать каждый модуль процессора. Из-за этого длина инструкции может достигать 128 или даже 256 бит
			EPIC	EPIC (Explicitly parallel instruction computing) - микропроцессорная архитектура с явным параллелизмом команд. EPIC позволяет микропроцессору выполнять инструкции параллельно, опираясь на работу компилятора, а не выявляя возможность параллельной работы инструкций при помощи специальных схем. В теории это могло упростить масштабирование вычислительной мощности процессора без увеличения тактовой частоты. Архитектура EPIC имеет следующие особенности для устранения недостатков VLIW: - каждая группа из нескольких инструкций называется бандлом (bundle). Каждый бандл может иметь стоповый бит, обозначающий, что следующая группа зависит от результатов работы данной. Такой бит позволяет создавать будущие поколения архитектуры с возможностью параллельного запуска нескольких бандлов. Информация о зависимостях вычисляется компилятором, и поэтому аппаратуре не придется проводить дополнительную проверку независимости операндов; - для предподкачки данных используется инструкция программной подкачки (software prefetch). Предподкачка увеличивает вероятность того, что к моменту исполнения команды загрузки данные уже будут в кэше. Также в этой инструкции могут быть дополнительные указания для выбора различных уровней кэша для данных. Инструкция спекулятивной загрузки используется для загрузки данных до того, как станет известно, будут ли они использованы (bypassing control dependencies) или будут ли они изменены перед использованием (bypassing data dependencies); - инструкции проверки загрузки (check load instruction) помогают инструкциям спекулятивной загрузки при помощи проверок установить, зависела ли инструкция загрузки от последующей записи. В случае наличия подобной зависимости спекулятивная загрузка д